赛灵思宣布推出Vivado设计套件
——开启可编程系统“集成”新时代

随着半导体制造工艺的革新，超越摩尔定律的发展速度在不断被超越——在同等的面积上能够集成更多的晶体管，其带来的影响有：第一，大大减少整机产品的芯片投入，提高设计生产力；第二，系统变得复杂，实现设计生产力会遇到全新的瓶颈。当半导体工艺的发展迈入28nm时代，致力于引领可编程平台势在必行之行业趋势的赛灵思，创新性地部署了Zynq-7000EPP（可扩展式处理平台）器件，以及革命性的3D Virtex-7堆叠硅片互联（SSI）的技术器件之外——实现可编程“逻辑”，开启着一个全新“All Programmable”器件时代——实现了可编程系统的“集成”。

“All Programmable”器件，将使设计团队不仅能够为他们的设计编程定制逻辑，而且也可以给予ARM和赛灵思处理子系统、算法和I/O进行编程。“All Programmable”器件比可编程逻辑设计更多，是可编程的系统集成，投入的芯片更少，而集成的系统功能越来越多。这是一个全面的系统级的器件。

使用系统级的器件创建系统时与可编程逻辑器件相比，会遇到怎样的困难呢？赛灵思公司全球高级副总裁，亚太区执行总裁汤立人（Vincent Tong）在发布会上表示，在利用“All Programmable”器件创建系统的时候，设计者所面临的是一套全新的集成和实现设计生产力的瓶颈问题。一方面从集成的角度讲，其中包括设计和IP的重用等；集成算法C和寄存器传输级（RTL）的IP；混合了DSP、嵌入式、连接和逻辑域；验证模块和“系统”。实现的瓶颈包括层次化芯片布局规划；多领域和多芯片物理优化；可预测“设计”与“时序”收敛的冲突；和设计后期ECO及变更引起的连锁反应。

为了解决集成和实现的瓶颈，使用户能够充分利用“All Programmable”器件的系统集成能力，赛灵思打造了全新的Vivado设计套件。Vivado不仅能加速可编程逻辑和 IO 的设计速度，而且还可提高可编程系统的集成度和实现速度，让器件能够集成 3D堆叠硅片互联技术、ARM 处理系统、模拟混合信号 (AMS) 和大部分IP 核。想更清楚的了解Vivado设计套件，请点击：http://www.52solution.com/article/articleinfo/id/80011358

为了解决集成的瓶颈问题，Vivado IDE 采用了用于快速综合和验证 C 语言算法 IP 的 ESL 设计、实现重用的标准算法和RTL IP封装技术、标准IP 封装和各类系统构建块的系统集成、可将仿真速度提高 3 倍的模块和系统验证功能，以及可将性能提升百倍以上的硬件协同仿真功能。其最大优势是将设计生产力提高到同类竞争开发环境的4 倍。

为了解决实现的瓶颈，Vivado 工具采用层次化器件编辑器和布局规划器、速度提升了3 至 15 倍且为 SystemVerilog 提供业界领先支持的逻辑综合工具、速度提升了4 倍且确定性更高的布局布线引擎、以及通过分析技术可最小化时序、线长、路由拥堵等多个变量的“成本”函数。此外，增量式流程能让工程变更通知单 (ECO) 的任何修改只需对设计的一小部分进行重新实现就能快速处理，同时确保性能不受影响。最后，Vivado 工具通过利用最新共享的可扩展数据模型，能够估算设计流程各个阶段的功耗、时序和占用面积，从而达到预先分析，进而优化自动化时钟门等集成功能。

在发布会现场，赛灵思亚太区战略应用高级工程师李贤精还对全新打造的以IP及系统为中心的新一代Vivado设计环境进行了演示，从中，我们可以看到采用图形化设计的Vivado IP集成器，快速准确的实现了复杂IP连接，其高层次综合解决了算法设计和硬件设计难题，并快速的提升了设计生产力。

 

目前，Vivado设计套件有三个版本：WebPACK、设计版本、系统版本，用户可根据个人需要订购相应的版本。Vivado 设计套件 2012.1 版本现已作为早期试用计划的一部分推出。客户可联系所在地的赛灵思代表。今夏早些时候将公开发布 2012.2 版本，今年晚些时候还将推出 WebPACK。目前采用 ISE 设计套件版本的客户将免费获得最新 Vivado 设计套件版本和IDS。赛灵思将继续为针对 7 系列及早期产品设计的客户提供 ISE 设计套件支持。如需更多信息，敬请访问以下网址：www.xilinx.com/cn/design-tools。