高集成度又可避免ESD影响的实用解决方案

ESD 基础

ESD事件是两个具有不同静电电位的物体经由接触或者电离空气放电或火花放电而进行能量转移而引起。材料类型、接触面积、分离速度、相对湿度和其它因素均影响了摩擦充电生成的电荷量。一旦电荷在材料上生成，便成为“静电”电荷，该电荷可从材料上转移，导致ESD事件。

静电的主要来源大多是绝缘装置，通常是合成材料（比如乙烯基或塑料工作表面、绝缘鞋、经涂层整理的木椅子、胶带、泡沫包装和带有未接地针脚的烙铁）。

图1所示为典型的ESD特性曲线，为了模拟接触放电事件，ESD生成器施加一个ESD脉冲到测试设备上。这项测试的特性是短上升时间和低于100ns的短脉冲持续时间，表明这是低能量静态脉冲。由于这些来源的静电并非早已分布在其表面或者传导到其它对象，因此有可能产生极高水平的电压。

最常见的ESD来源包括：

●带电的人体 – 人体可能由于行走或其它动作而带电，如果来自人体的放电是经由一个金属物件如工具，那么造成的ESD损坏便会特别严重。

●拖过地毯的电缆 – 如果一个带电的电缆插入一个具有任何电荷来源的传导触点，便可能生成一个ESD瞬态。

●搬运聚乙烯袋 –當一个电子设备滑动进入或离开包或管道，便可能生成静电电荷，这是因为设备的外壳和/或金属引线与容器的表面发生了多次接触和分离。

ESD事件与电子设备运作的环境有关，瞬态环境变化很大，汽车系统、机载或舰载设备、太空系统、工业设备或消费产品之间的差异很大。

频繁地使用移动设备，使得用户很可能在连接或断开电缆期间接触I/O连接器针脚。在正常运作条件下，触摸暴露的端口或接口可能导致超过30 kV的放电电压。

小尺寸半导体器件可能因过多的电压、高电流水平或二者的结合而损坏，高电压水平可能引起栅极氧化层击穿，而过多的电流可能引起结点故障和金属化迹线熔化。

用于高速I/O接口的ESD保护

随着 IC制造商已经实现更高频率的 I/O互连，他们继续减小晶体管、互连产品，以及器件中二氧化硅（SiO2）绝缘层的最小尺寸，这导致在较低能量水平上发生击穿损坏的可能性越来越大，而且使得ESD保护成为一个主要的设计考虑事项。

根据IEC61000-4-2国际标准，大多数电子设备必需满足最小8 kV接触放电电压或15 kV空气放电电压要求，然而，许多半导体器件不可耐受这种电气应力水平，有可能永久损坏。为了提高它们的可靠性，必需在系统中设计采用附加的芯片外保护电路。

用于高速I/O接口的ESD保护设计有两个主要的考虑因素：

● 用于高速I/O接口的ESD保护电路必需足够稳健，要能够有效地保护内部电路的薄栅极氧化层避免ESD应力的损坏

● 必需最大限度地减小可引起电路性能高速退化的ESD保护器件寄生效应

业界朝分立元件小型化的趋势方兴未艾，常常给设计人员带来困难，耗时的工程样品构建和返工难题，以及制造工艺控制问题。

ChipSESD保护器件

TE Connectivity的ChipSESD器件可以满足高速I/O应用的必备要求，还有助于缓减组件和制造难题。如图2所示，ChipSESD器件可以用于将可能有害的电荷转换离开敏感电路，并且帮助保护系统避免故障。

ChipSESD器件结合了有源硅器件和传统的表面安装技术（SMT）无源封装配置的优势，与传统的半导体封装ESD器件相比，它们可以更方便地安装和返工。

ChipSESD 器件在8x20μs浪涌下具有2A浪涌额定电流和10kV额定接触放电电压。该器件的低泄漏电流（最大值1.0μA）可以减少功耗，而且快速响应时间（《1ns）可以帮助设备通过IEC61000-4-2的 level 4测试。ChipSESD 器件具有4.0pF （0201封装） 和4.5pF （0402 封装） 输入电容，适用于广泛的移动设备应用。

除了小外形尺寸（0201和0402尺寸），ChipSESD器件的双向运作亦便于贴装在印刷电路板上，而没有方向限制，并且可以省去极性检测。无源封装允许器件安装在PCB上之后进行简便的焊接检测，有别于在器件底部使用焊盘的传统ESD二极管封装。

结论

从工厂车间至用户家中，电子设备随时随地都可能会遭受静电损坏。ESD瞬态现象可能破坏设备的运作，或者导致潜在的损坏。小外形尺寸的低电容 ChipESD 器件为这些问题提供了简单的低成本高效益解决方案。

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