电平转换电路

电平转换电路

随着不同工作电压的数字IC 的不断涌现,逻辑电平转换的必要性更加突出, 电平转换方式也将随逻辑电压、数据总线的形式(例如4 线SPI、32 位并行数据总线等) 以及数据传输速率的不同而改变。现在虽然许多逻辑芯片都能实现较高的逻辑电平至较低逻辑电平的转换(如将5V 电平转换至3V 电平) ,但极少有逻辑电路芯片能够将较低的逻辑电平转换成较高的逻辑电平(如将3V逻辑转换至5V逻辑) 。另外,电平转换器虽然也可以用晶体管甚至电阻———二极管的组合来实现, 但因受寄生电容的影响,这些方法大大限制了数据的传输速率。尽管宽字节的电平转换器已经商用化, 但这些产品不是针对数据速率低于20Mbps 的串行总线(SPITM、I2CTM、USB 等) 优化的, 这些器件具有较大的封装尺寸、较多的引脚数和I/ O 方向控制引脚,因而不适合小型串行或外设接口和更高速率的总线(如以太网、LVDS、SCSI 等) 。

在电平转换电路中，N型高压晶体管的门限电压被设置为低，其中低压电源VDD的电压加到N型高压晶体管的栅极。由低压电源VDD供电的输入信号IN经过反相器输入N型晶体管的栅极。因此，即使节点W3和W4的电势超出低压电源VDD的电压，也可避免从节点W3和W4经过反相器中的寄生二极管流到低压电源VDD的倒流电流。由各个栅极固定在低压电源VDD上的N型晶体管构成的保护电路位于两个N型高压晶体管N5和N6之间以及两个N型低压晶体管N1和N2之间，用于接收补偿信号IN和XIN，由此避免那些N型补偿信号接收晶体管损坏。

电平转换电路理论

串行外设接口一般由单向控制线、数据输入、数据输出、时钟和片选组成,数据输入/ 输出还可以是MISO(主机输入、从机输出) 和MOSI(主机输出、从机输入) 。SPI 的时钟速率可超出20Mbps ,并由CMOS 推挽式逻辑输出级驱动。数据传输的单向性简化了转换器的设计。由于不必考虑数据在单条信号线上的双向传输问题,因此,可以利用图示的简单电阻———二极管方案或晶体管方案。

双向总线电平转换需要考虑在单条信号线上实现数据的双向传输,这在具体实施时比较困难,电阻———二极管结构或单晶体管由于受其固有的单向传输特性的制约而无法胜任这项工作。I2C、SMBus、Dallas 半导体公司的1 - wire 均为双向传输总线, 同时都是漏极开路I/ O 拓扑。其中I2C具有三种速率范围,分别为低于100kbps 的标准模式、低于400kbps的快速模式和低于3. 4Mbps 的高速模式。

在单向电平转换器件中, 对于那些能够将较高逻辑电平转换成较低逻辑电平的器件, IC制造商规定了器件所允许的输入范围,在规定的输入范围内,器件能够将其输入嵌位在过压容限内。由于具有输入过压保护的逻辑器件能够承受的输入电压高于其供电电压,因此,这些器件简化了高逻辑电平至较低逻辑电平(Vcc 逻辑电平) 的转换方案。而在高扇出或高容性负载连接器的设计中, 任何逻辑器件在降低电源电压的同时,其输出驱动能力也随之降低,只有3. 3V CMOS/ TTL 与5V标准TTL 之间的转换是一个特例。因为3. 3V 逻辑与5V 逻辑的门限是相同的。SPI 总线既需要较高逻辑电平至较低逻辑电平的转换, 也需要将较低逻辑电平转换到较高的逻辑电平。例如在处理器采用1. 8V 逻辑而外设逻辑为3. 3V时。当然, 利用上述分立方案也可以实现这种转换, 但MAX1840/ MAX1841 或MAX3390 等单片方案则可大大简化设计过程,如图所示：


电平转换电路发展状况

很多电子系统继续向更低的电压信号水平转移。这个发展潮流背后的动力是对减少功耗的需求。更快的整流速度和降低信号噪声等方面的进步既方便了设计者，也向他们提出了新的挑战。 微处理器在向较低的电压水平进军的过程中一马当先。处理器I/O电压正从1.8V转移到1.5V，而内核电压能够低于1V。下一代微处理器甚至将采用更低的电压。外围设备组件的电压虽然也在降低，但水平通常落后于处理器一代左右。电压降低方面的发展不均带来了系统设计者必须解决的关键性难题——如何在信号电平之间进行可靠的转换。正确的信号电平可以保证系统的可靠工作，它们能够防止敏感IC因过高或者过低的电压条件而受损。目前电平转换分为单向转换和双向转换，还有单电源和双电源转换，双电源转换采用双轨方案具有满足各方面性能的要求。

一种电平转换电路

本实用新型公开了一种电平转换电路，包括第一上拉电阻(R1)、第二上拉电阻(R2)、第三上拉电阻(R3)、第四上拉电阻(R4)、第一三极管(Q1)和第二三级管(Q2)，该电平转换电路还包括：第一肖特基二极管(D1)和第二肖特基二极管(D2)，所述第一肖特基二极管(D1)的正向导通侧与上电端(V1)相连，反向截止侧与所述第一上拉电阻(R1)相连；所述第二肖特基二极管(D2)的正向导通侧与上电端(V2)相连，反向截止侧与所述第三上拉电阻(R3)相连。本实用新型提供的电路，可以有效防止由于转换电路两端上拉电平上电时序存在差异而引起的信号一段时间内被强制拉低现象的发生，保证需要电平转换的器件正常工作。