提高供配电系统质量及FPGA设计传统方案问题

提高整流变压器二次侧的相数和增加整流器的整流脉冲数。高次谐波电流与整流相数密切相关，即相数增多，高次谐波的最低次数变高，则谐波电流幅值变小。一般可控硅整流装置多为6相，为了降低高次谐波电流，可以改用12相或36相。当采用12相整流时，高次谐波电流只约占全电流的1％，危害性大大降低。 当两台以上整流变压器由同一段母线供电时，可将整流变压器一次侧绕组分别交替接成Y型和△形，这就可使5次、7次谐波相互抵消，而只需考虑11次、13次谐波的影响，由于频次高、波幅值小，所以危害性减小。设置多台相数相同的整流装置，使整流变压器的二次侧有适当的相角差。

 

选用具有三角形接线绕组的三相变压器。当变压器有三角形接线绕组时，它提供包括3次谐波电流及其奇数倍谐波的零序电流通路，使这些谐波电流在三角形绕组内被短路，从而使变压器馈进給配电网络的谐波短路含量明显减少。在补偿电容器回路中串联一组电抗器。在未加Xc前，略去电阻，谐波源In母线处的谐波电压为：Un＝Xsn•In；并联了补偿电容器后，则谐波源的输入谐波电抗为：此时谐波电压，注入系统的谐波电流Un,Isn>In，即并联电容器使系统的谐波被放大了。如果对应某次谐波有Xsn-Xcn=0即发生谐波，则其谐波电流、电压都趋于无穷大。为了摆脱这一谐振点，通常在电容器支路串接电抗器，其感抗值的选择应使在可能产生的任何谐波下，均使电容器回路的总电抗为感抗而不是容抗，从根本上消除了产生谐波的可能性。

 变频器采用进线AC电抗器，出线采用DC电抗器或正弦滤波器。不共用地线，分开供电电源（变频器，受干扰设备分开供电）；易受干扰的设备采用隔离电感器供电；变频器出线与进线采用屏蔽线并接地，且分开一定距离；进、出线穿金属管并接地；输出使用四芯电缆（一芯接地），电机外壳接地，变频器单独接地；采用绝缘型电源变压器（中性点不接地）；缩短线路长度。
 

对于 2 微米的 ASIC 技术节点以及上世纪 80 年代早期以前来说，电路单元 ( 逻辑门 ) 相关的延时与互连 ( 连接线 ) 相关延时的比例约 80:20 ，也就是说门延时约占每个延时路径的 80% 。这样一来可以用连线负载模型来估计互连延时，在连线负载模型中，每个逻辑门输入被赋予某个 “ 单位负载 ” 值，与某个特定路径相关的延时可以作为驱动门电路的强度和连接线上的总电容性负载的函数来计算得出。类似地，当在上世纪 80 年代后期 ( 大约引入 1 微米技术节点的时候 ) 第一个 RTL 综合工具开始用在 ASIC 设计中的时候，电路单元的延时与连线延时相比还是占主导地位，比例约为 66:34 。因此，早期的综合工具还是基于它们的延时估计方法，并使用简单的连线负载模型进行优化。由于电路单元的延时占据主导，因此初期综合引擎使用的基于连线负载的时序估计足够准确，下游的贴片电感器工厂布局布线引擎通常能在相对较少的几次反复 ( 在 RTL 和综合阶段之间 ) 条件下实现设计。

底层规划.对于 ASIC 的 RTL 综合，底层规划技术在上世纪 90 年代早期出现，稍晚于综合技术本身的问世。底层规划工具允许设计师在器件上定义物理区域，通过手工或者使用自动交互技术来对这些区域布局，并将设计的不同部分分配到这些区域。底层规划涉及到逐个模块地综合和优化设计，然后在最后将所有东西 “ 缝合 ” 在一起 ( 早期底层规划工具使用的综合算法都是基于连接线负载模型 ) 。、这意味着底层规划工具不能按每个单元优化逻辑，只能影响逻辑模块的布局。而且，在定义上，底层规划工具不会全局性地考虑布线资源，在设计完全布线完成之前，它不可能准确分析所有的时序路径。这会导致在前端和后端工具之间的大量耗时的设计反复。尽管这种方法可以提高 ASIC 设计的时序性能和降低功耗，但它需要对设计的复杂分析和很高的专业技术水准。