5G芯片越来越复杂，验证的挑战也越来越大

“随着5G芯片越来越复杂，伴随而来的是对工艺的要求也越来越高，验证的复杂度越来越高，那么对于验证的挑战就会越来越大。”Cadence公司亚太区技术支持总监梁戈超说道。

8月22日，我爱方案网受邀参加2019中国（深圳）集成电路峰会。在本次峰会的分论坛之一——第十七届中国通信集成电路技术应用研讨会上，Cadence公司亚太区技术支持总监梁戈超针对5G芯片的验证挑战进行分析，并给出5G互联网世界的验证新策略。

梁戈超指出，5G有几个跟前代的2G、3G、4G有以下几大显著的特点：

第一，高带宽；
第二，低延时；
第三，网络可靠性；
第四，应用场景非常非常广。

从技术层面来讲，5G跟前几代通信协议相比，最大的两个不同是毫米波的深度应用和OOT。

传统的就是RRU天线与BBU放在一起，5G则引入了一个新概念：基站与RRU放在一起，BBU其实只用一种基带池的方式来实现。这能带来网络覆盖的广泛特点，并且基站整体会比较小。

2019年的芯片与工艺的统计数据显示，随着芯片工艺规模越大，验证的复杂度越来越高，那么对于验证的挑战就会越来越大。

从Cadence过往跟很多系统公司的合作经验来看，在芯片验证过程中，5纳米、7纳米、10纳米工艺的芯片的软件部分在系统的验证中所占的比重越来越大，其次就是RTL硬件的验证。基本上随着芯片的规模越来越大，验证所带来的挑战其实呈指数次方来增长的。

5G的很多通信芯片都是SoC芯片。那么，针对SoC 架构，如何来进行验证呢？

Soc芯片有AP，AP与CP有高速的接口互联，有DDR，可能会有HBM，可能还会有CCS这样的高速接口。VPU有很多种实现方式：有的用DPU来实现，有的用LOgc来实现。

Soc芯片如果要搭建一个验证和测试的环境，相关的接口比如射频部分可以连接在5G的测试仪。目前市面上可供选择的5G测试仪只有三家：Keysight、罗德、安利。然后对5G的SoC芯片做验证。

对于仿真而言最重要是仿真速度，往上走就是不同级别的抽象。从芯片定义到最终端，其实对于阶段来讲会有不同的表现形式。

最开始要做系统架构的建模，在整个验证过程中，要考虑如何衡量验证阶段的收敛程度。其次要考虑软件跑起来后如何进行Debug，如何提高DeBug的效率等问题。

Cadence提供三个不同的仿真平台，针对不同的级别在不同的平台上做方案。

这三个仿真平台分别是：Xcelium  Simulation、Palladium、Protium  Prototyping。

对于Xcelium Simulation和Palladium之间的区别，梁戈超解释说：“我的设计信号能够看，对于我来说要有一些很充分的Debug能力，整个时间就是出版本的时间，那这个时间一定要短。当然还有一点，Peformance一定要比Palladium要快。第二点，边缘时间。如果大家用过APA大家很清楚，中间很有Menue的Worke，但是用Protium  S1，基本上出版本的时候是完全自动化的。基本上X1能给你提供一个完整的解决方案，Palladium  Z1到Protium是非常完整的切换。”

梁戈超表示，5G的SoC越来越复杂，尤其上到7纳米、5纳米，基本上规模就是上10亿、20亿、30亿的规模，对于这样规模来讲，放在平台基本上不可能的，大部分需要拆成不同模块进行运行。但这样会出现一个问题，在平台上验证的结果与真正的结果其实是不一样的。

Protium  X1解决的问题是在全芯片基本上不用改的情况下，在平台上就能完全自动化跑完。也就是说，在软件验证的过程中，其实在OS阶段会有一个VSP的平台，能够给你在整个C  Model平台上去跑仿真，这个阶段会初期来验证软件。随着RTL慢慢成熟了，可以考虑用IP  Hybrid，通过这种方式来加速OS过程。

总的来说，5G芯片越来越复杂，按照传统的做法，不管是软件或者硬件都需要靠开发人员、测试人员自己手动操作，很费事，需要依靠工具来提高开发测试的生产效率。Cadence提供四个Verification。例如，JCadence  Verification  Suite。在芯片期可以采用，不需要去开发激励，仅仅是根据你设计的一些时间和状态机的跳转设减，通过设减的方式；像VIP，Vmanager，Indago  Perspec，Cadence也能够提供一套工具链，进行5G的验证。