电路板设计要点及锁存器优缺点

电路板设计时需考虑系统对电源的需求，要清楚前端采样基本原理，对电阻型、电流型和电压型传感器采用不同的采集电路。对外控制电路要注意设计的冗余与反测，要有合适的信号隔离措施等。在构件的输入输出端引出检测孔，以便排查错误时测量。

在计算电源总功率时要考虑一定的余量，可按公式“电源总功率=2×器件总功率”来计算。考虑芯片与器件对电源波动性的需求。一般允许电源波动幅度在 ±5% 以内。对于A/D转换芯片的参考电压一般要求 ±1% 以内。考虑工作电源是使用电源模块还是使用外接电源。

普通I/O口。上拉、下拉电阻方面，考虑用内部或者外部上/下拉电阻，内部上/下拉阻值一般在 700Ω 左右，低功耗模式不宜使用。外部上/下拉电阻根据需要可选 10KΩ～1MΩ 之间。开关量输入方面一定要保证高低电压分明。理想情况下高电平就是电源电压，低电平就是地的电平。如果外部电路无法正确区分高低电平，但高低仍有较大压差，可考虑用 A/D 采集的方式设计处理。对分压方式中的采样点，要考虑分压电阻的选择，使该点通过采样端口的电流不小于采样最小输入电流，否则无法进行采样。

开关量输出方面，基本原则是保证输出高电平接近电源电压，低电平接近地电平。I/O 口的吸纳电流一般大于放出电流。对小功率元器件控制最好是采用低电平控制的方式。一般情况下，若负载要求小于10mA，则可用芯片引脚直接控制；电流在 10~100mA 时可用三极管控制，在 100mA～1A 时用 IC 控制；更大的电流则适合用继电器控制，同时建议使用光电隔离芯片。

锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。时钟信号先到，数据信号后到。在某些运算器电路中有时采用锁存器作为数据暂存器。

锁存器的缺点是时序分析较困难。不要锁存器的原因有二：1、锁存器容易产生毛刺，2、锁存器在ASIC设计中应该说比ff（振荡器，触发器）要简单，但是在FPGA的资源中，大部分器件没有锁存器这个东西，所以需要用一个逻辑门和ff来组成锁存器，这样就浪费了资源。锁存器的有点是面积小。锁存器比FF快，所以用在地址锁存是很合适的，不过一定要保证所有的锁存器信号源的质量，锁存器在CPU设计中很常见，完成同一个功能所需要的门较触发器要少，所以使得CPU的速度比外部IO部件逻辑快许多。