上拉电阻条件和共阴极接线法

当TTL电路驱动COMS电路时，若TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V)，这时就需要在TTL的输出端接上拉电阻，以提高输出高电平值。此时上拉电阻连接的电压值应不低于CMOS电路的最低高电压，同时又要考虑TTL电路方电流(如某端口最大输入或输出电流)的影响。

OC门电路必须加上拉电阻，才能使用。为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。提高总线的抗电磁干扰能力，管脚悬空就比较容易接受外界的电磁干扰。长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。

上拉电阻阻值选择原则：从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大，电流小。从确保足够的驱动电流考虑应当足够小;电阻小，电流大。对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理。

共阴极接法三相半波整流电路中，晶闸管的导通原则是哪相电压最高与该相相连的元件将导通。如果假定电路工作已进入稳定状态，在ωt1时刻之前c相VT3正在导通，那么在ωt1～ωt2期间内，a相电压ua最高，VT1具备导通条件。ωt1时刻触发脉冲ug1加在VT1门极上，VT1导通，负载Rd上得到a相电压，即ud=ua，在ωt2～ωt3期间内，ub电压最高，ωt2时刻触发脉冲ug2加在VT2门极上，VT2导通，Rd上得到b相电压，ud=ub。与此同时，b点电位通过导通的VT2加在VT1的阳极上。由于此时ub＞ua，使VT1承受反向阳极电压而关断。VT2导通、VT1关断，这样就完成了一次换流。同样，在ωt3时刻又将发生VT2向VT3的换流过程。可以看出，对于共阴极接法的三相可控整流电路，换流总是由低电位相换至高电位相。

为了保证正常的换流，必须使触发脉冲的相序与电源相序一致。由于三相电源系统平衡，则三只晶闸管将按同样的规律连续不断地循环工作，每管导通1/3周期。共阴极接法三相半波整流电路输出直流电压波形为三相交流相电压的正半周包络线，是一脉动直流，在一个周期内脉动三次（三个波头），最低脉动频率为工频的三倍。对于电阻负载，负载电流id波形与负载电压ud波形相同。

变压器副边绕组电流i2即晶闸管中电流iT。因此，a相绕组中电流波形也即VT1中电流波形iT1为直流脉动电流。所以，三相半波整流电路有变压器铁心直流磁化问题。晶闸管承受的电压分为三部分，每部分占1/3周期。以VT1管上的电压uT1为例：VT1导通时，为管压降，uT1＝UT≈0；VT2导通时，uT1＝uab；VT3导通时，uT1＝uac。在电流连续条件下，无论控制角α如何变化，晶闸管上电压波形总是由这三部分组成，只是在不同α下，每部分波形的具体形状不同。在α＝0°的场合下，晶闸管上承受的全为反向阳极电压，最大值为线电压幅值。