时钟抖动降低性能及内部振荡

典型时钟信号上的随机抖动大小直方图应为完全正常的高斯分布。抖动的任何附加确定性分量都将产生双峰分布。通过进行大量时序测量并确定最小和最大的抖动偏差，可测量峰峰值抖动。随着更多测量的进行，最小和最大抖动将最终继续扩大绝对峰峰值。有效的测量必须是固定的时间和测量样本数量。因此，绝对峰峰抖动值并不是特别有用，除非是基于标准偏差已知的高斯分布。

均方根抖动是高斯曲线内一个标准偏差的值。即使被测样本大小增加，该值也几乎不会变化。这也意味着，均方根抖动值比峰峰抖动值更有意义，并且更易测量。要使均方根抖动的大小有意义，总抖动必须是高斯分布。变形的高斯分布图表示存在确定性抖动分量。如果可能，应识别出确定性抖动分量的根本原因并将其缓和或消除。尽管一个理想时钟信号的所有功率均应在单个频点内，但实际的时钟解决方案会有一些“相位噪声波裙”大小。只有随机抖动的时钟信号将形成高斯分布。任何确定性抖动都将使理想的高斯分布图变形。曲线上任意点的相位噪声功率可从F0处的峰值到F0+Fm处的目标频点测得。

ADC的输入时钟抖动将如何降低SNR和NSD的性能。ADC的NSD是转换器的主要性能指标之一。NSD定义单位带宽条件下的整个噪声功率(在相应ADC采样频率(fS)采样)。NSD是ADC的满量程信噪比与任意时钟抖动下降和噪声分布于频谱的奈奎斯特带宽(fS/2)的函数。任意采样时间误差都将导致噪声信号功率的某些部分下降。随着时钟抖动增加，目标采样信号功率的某些部分将以快速傅里叶变换(FFT)散布到其分立频点外，随后将变为噪声功率的一部分。这是因为时钟信号相位噪声附近的信号的采样时间不理想。

以1GSPS工作的ADC的理想NSD性能受rms编码时钟抖动限制。时钟的均方根抖动可能会限制ADC在更高输入频率下的动态范围。要得到ADC的总SNR下降值，应计算抖动噪声功率和ADC在目标信号频率下的标准SNR的和的平方根。当ADC采样时钟抖动足够低时，SNRadc=SNR下降，因为转换器的内部孔径抖动和非线性将限制其SNR。相反地，抖动逐渐增大的采样时钟将最终变成ADCSNR性能的限制因素。这会越来越明显，因为目标信号的频率更高。所有可实现ADC的输出噪声受SNR性能限制。随着输入电平增大或减小，抖动噪声分量将相应地变化。

使用内部振荡器作为参考时钟。内部振荡器需要使用具有时钟倍频器和分频器的环形振荡器，根据不同的器件系列，内部振荡器的工作频率也不同，10M02、04、08、16和25的工作频率范围从55到116Mhz，10M40和10M50的工作频率范围从35到77Mhz。默认情况下内部振荡器是禁止的，因为不需要外部振荡器，因此将会减少组件数量和电路板空间，从而降低了系统总成本。同时，内部振荡器不能用于驱动内部锁相环（PLL）。在使用内部振荡器设计之前，通过添加内部振荡器IP来做一些简单测试，可在clkout端口上观察到振荡器的输出，经过一系列的步骤方可构建。