发布时间：2021-12-15 阅读量：1376 来源: 芯片揭秘 发布人: 胖哥
Inner spacer制造是GAA器件中的关键步骤之一，该环节与晶体管沟道应力、电路寄生参数等影响器件性能的重要因素息息相关。华为比利时研发中心与imec联合团队共同探索了inner spacer对工艺的影响，相关研究已发表于ESSDERC与ESSCIRC两大欧洲集成电路学术会议。
研究背景
在CMOS工艺微缩进程中，nanosheet沟道垂直堆叠结构的GAA晶体管被认为是FinFET结构的有力继任者。尽管新器件结构能够在栅极控制、驱动电流特性以及CPP*微缩带来良好增益，但也带来了诸多新的技术挑战，例如inner spacer*（以下简称ISPs）的制造就是其中非常关键的一步，ISPs对于降低晶体管寄生电容至关重要。此外，与ISPs关联的Si/SiGe选择性刻蚀的工艺要求以及缺少刻蚀阻挡层，造成的额外工艺变异性也不可忽视。
Imec与华为比利时研发中心联合团队进行了一项比较试验，以了解和掌握ISPs对于设备性能的影响因素，研究成果以“Performance Trade-Off Scenarios for GAA Nanosheet FETs Considering Innerspacers and Epi-induced Stress: Understanding & Mitigating Process Risks”为题发表于第51届欧洲固态器件会议（IEEE ESSDERC）和第47届欧洲固态电路会议（IEEE ESSCIRC）,第一作者为Amita Rawat，团队负责人为比利时华为研发CEO刘长泽。
*CPP，contacted-poly-pitch，指晶体管的栅极触点到相邻晶体管栅极触点间的距离，是制造工艺的关键参数之一。
*inner spacer，以下示意图为例，inner spacer位于源级/漏极与栅极之间，用于降低GAA器件结构中两侧的寄生电容，改善器件特性。
研究内容
研究团队进行了广泛的TCAD模拟实验，包括基于电路性能的RO环形振荡器测试，以及两种不同情况下的自热效应：一种是有ISPs但没有应力的情况，另一种是没有ISPs但应力存在；前者是制造过程中可能出现的真实存在，后者则为假象的对比场景。为了确保实验的完整全面，团队另外还基于同时具有ISPs和最大应力的理想场景进行了实验。
测试结果证明了同时拥有ISPs和应力是nanosheet GAA-FET器件的理想情况，与之相对地，不良外延质量造成的无沟道应力的场景，则会严重影响工艺和性能。尽管ISPs对降低寄生电容很重要，但实验表明，沟道应力的存在提供了更好的性能平衡，对于器件更有益。
研究团队还评估了ISPs在两种测试环境下的介电常数和外延容积增益；自热效应的研究则表明了为何忽略ISPs能够额外降低峰值温度。
实验器件的主要参数
图(a)有/无ISPs的器件结构对比；图(b)校准设备掺杂
四种测试电路示意图
NMOS/PMOS导纳与栅极电压特性曲线对比
有/无ISPs的器件结构中，载流子散射对电子迁移率的影响
自热效应测试结果示意图
前景展望
华为与imec联合团队对于nanosheet GAA-FET的inner spacer的研究表明了对于新型器件的结构调整可以进一步提升器件在沟道应力、散热等方面的特性（尽管会增加额外寄生电容），进而改善器件的电子迁移率和驱动电流等特性，有望助力性能更优的GAA器件完全体早日实现。但同时也需要指出，早前imec高管采访中曾表示与中国顶尖企业没有任何敏感技术合作，不知这是否包含本项目或比利时华为，相关合作项目也在国际政治环境下蒙上一层阴霾。
团队介绍
华为比利时研发中心，位于比利时鲁汶，专注于先进集成电路工艺、先进硅光工艺、5G射频器件和通信技术应用等主要研发方向。
Imec，全称：Interuniversity Microelectronics Centre，即比利时微电子研究中心，是一家成立于 1984 年的科技研发中心， 总部设在比利时鲁汶。imec 的战略定位为纳米电子和数字技术领域全球领先的先导性重大创新中心，imec从 2004 年起参与了从45nm到5nm的芯片前沿技术的研发。
论文原文链接：
https://ieeexplore.ieee.org/document/9567879/
https://ieeexplore.ieee.org/document/9631815/
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