电子元器件的走线方式及布线规则

一、电子元器件走线方式  

1 )时钟的布线：  

时钟线是对EMC 影响最大的因素之一。在时钟线上应少打过孔，尽量避免和其它信号线并行走线，且应远离一般信号线，避免对信号线的干扰。同时应避开板上的电源部分，以防止电源和时钟互相干扰。  

如果板上有专门的时钟发生芯片，其下方不可走线，应在其下方铺铜，必要时还可以对其专门割地。对于很多芯片都有参考的晶体振荡器，这些晶振下方也不应走线，要铺铜隔离。  

2) 直角走线：  

直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢?  

从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。  

直角走线的对信号的影响就是主要体现在三个方面：  

拐角可以等效为传输线上的容性负载，减缓上升时间;阻抗不连续会造成信号的反射;直角尖端产生的EMI。  

3) 差分走线：  

差分信号(Differential Signal)在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计。  

定义：通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。  

差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：  

抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。  

能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。  

时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。  

目前流行的LVDS(low voltage differential signaling)就是指这种小振幅差分信号技术。  

对于PCB工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过Layout的人都会了解差分走线的一般要求，那就是“等长、等距”。  

等长是为了保证两个差分信号时刻保持相反极性，减少共模分量;等距则主要是为了保证两者差分阻抗一致，减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。

二、电子元器件布线规则

1) 走线的方向控制规则：  

即相邻层的走线方向成正交结构。避免将不同的信号线在相邻层走成同一方向，以减少不必要的层间窜扰;当由于板结构限制(如某些背板)难以避免出现该情况，特别是信号速率较高时，应考虑用地平面隔离各布线层，用地信号线隔离各信号线。  

2) 走线的开环检查规则：  

一般不允许出现一端浮空的布线(Dangling Line)， 主要是为了避免产生"天线效应"，减少不必要的干扰辐射和接受，否则可能带来不可预知的结果。  

3) 阻抗匹配检查规则：  

同一网络的布线宽度应保持一致，线宽的变化会造成线路特性阻抗的不均匀，当传输的速度较高时会产生反射，在设计中应该尽量避免这种情况。  

在某些条件下，如接插件引出线，BGA封装的引出线类似的结构时，可能无法避免线宽的变化，应该尽量减少中间不一致部分的有效长度。  

4) 走线长度控制规则：  

即短线规则，在设计时应该尽量让布线长度尽量短，以减少由于走线过长带来的干扰问题，特别是一些重要信号线，如时钟线，务必将其振荡器放在离器件很近的地方。  

对驱动多个器件的情况，应根据具体情况决定采用何种网络拓扑结构。  

5) 倒角规则：  

PCB设计中应避免产生锐角和直角， 产生不必要的辐射，同时工艺性能也不好。  

6) 器件去耦规则：  

在印制版上增加必要的去耦电容，滤除电源上的干扰信号，使电源信号稳定。  

在多层板中，对去耦电容的位置一般要求不太高，但对双层板，去藕电容的布局及电源的布线方式将直接影响到整个系统的稳定性，有时甚至关系到设计的成败。  

在双层板设计中，一般应该使电流先经过滤波电容滤波再供器件使用。  

在高速电路设计中，能否正确地使用去耦电容，关系到整个板的稳定性。

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