发布时间:2023-01-6 阅读量:907 来源: 我爱方案网整理 发布人: Aurora
今日,长电科技宣布,公司XDFOI™Chiplet高密度多维异构集成系列工艺已按计划进入稳定量产阶段,同步实现国际客户4nm节点多芯片系统集成封装产品出货,最大封装体面积约为1500mm²的系统级封装。
随着近年来高性能计算、人工智能、5G、汽车、云端等应用的蓬勃发展,要求芯片成品制造工艺持续革新以弥补摩尔定律的放缓,先进封装技术变得越来越重要。应市场发展之需,长电科技于2021年7月正式推出面向Chiplet(小芯片)的高密度多维异构集成技术平台XDFOI™,利用协同设计理念实现了芯片成品集成与测试一体化,涵盖2D、2.5D、3D Chiplet集成技术。
经过持续研发与客户产品验证,长电科技XDFOI™不断取得突破,可有效解决后摩尔时代客户芯片成品制造的痛点,通过小芯片异构集成技术,在有机重布线堆叠中介层(RDL Stack Interposer,RSI)上,放置一颗或多颗逻辑芯片(CPU/GPU等),以及I/O Chiplet和/或高带宽内存芯片(HBM)等,形成一颗高集成度的异构封装体。一方面可将高密度fcBGA基板进行“瘦身”,将部分布线层转移至有机重布线堆叠中介层基板上,利用有机重布线堆叠中介层最小线宽线距2μm及多层再布线的优势,缩小芯片互连间距,实现更加高效、更为灵活的系统集成;另一方面,也可将部分SoC上互连转移到有机重布线堆叠中介层,从而得以实现以Chiplet为基础的架构创新,而最终达到性能和成本的双重优势。
长电科技表示,目前,长电科技XDFOI™技术可将有机重布线堆叠中介层厚度控制在50μm以内,微凸点(µBump)中心距为40μm,实现在更薄和更小单位面积内进行高密度的各种工艺集成,达到更高的集成度、更强的模块功能和更小的封装尺寸。同时,还可以在封装体背面进行金属沉积,在有效提高散热效率的同时,根据设计需要增强封装的电磁屏蔽能力,提升芯片成品良率。
Chiplet蓝海
Chiplet目前聚焦于高性能算力芯片,可以显著提升算力和能效,是持续提高集成度和芯片算力的重要途径。华为于2019年推出基于Chiplet技术的7nm鲲鹏920处理器;AMD在2021年6月发布了基于台积电3D Chiplet封装技术的第三代服务器处理芯片,后于2022年3月推出了Milan-XCPU;英特尔的Intel Stratix 10 GX 10M FPGA也是采用了Chiplet技术。
UCIe成立于2022年3月,是一个开放的产业联盟,旨在推广UCIe技术标准,构建完善生态,使之成为Chiplet未来片上互联标准,其发起人成员包括AMD、Arm、英特尔、台积电等半导体厂商以及Google Cloud、Meta、微软等十余家科技行业巨头。2022年8月,新增阿里巴巴、英伟达两家成员单位。
Chiplet优势一:高集成度
Chiplet可获得更高的集成度。通常来说,由于光刻掩膜版的尺寸限定在33mm*26mm,单个芯片的面积一般不超过800mm2,而Chiplet通过多个芯片的片间集成,可以在封装层面突破单芯片上限,进一步提高集成度。
Chiplet能够提高芯片设计弹性,同时降低设计成本。SoC方案采用统一的工艺制程,导致SoC芯片上各部分要同步进行迭代。Chiplet芯片一般采用先进的封装工艺,将小芯片组合代替形成一个大的单片芯片,可以对芯片上的部分单元进行选择性迭代,迭代部分裸芯片后即可制作出下一代产品,加速产品上市周期。并且,Chiplet通过采用已知合格裸片进行组合,可以有效缩短芯片的研发周期及节省研发投入。同时Chiplet芯片通常集成应用较为广泛和成熟的芯片裸片,可以有效降低了Chiplet芯片的研制风险,从而减少重新流片及封装的次数,有效节省成本。
Chiplet优势二:高良率
Chiplet能够显著提高大型芯片的良率。一般的芯片生产中,一片晶圆都会切割出很多裸片。对于有缺陷且无法“修复”的芯片,剔除就可以了。在同样的缺陷分布情况下,晶圆上的裸片越大(分割的数量越少),缺陷的影响就越大(剔除的面积就约大)。Chiplet方案通过将大芯片分成更小的芯片,将单一裸片面积做小,有效地提高了芯片良率。
Chiplet优势三:低成本
随着工艺演进,实现相同功能的情况下单芯片面积几乎不会缩小,而Chiplet合理地将不用功能有效划分到不同工艺节点的芯片上,可以有效降低成本。在SoC设计中,模拟电路、大功率I/Os等对制程并不敏感,并无使用高端制程的必要,因此若将SoC中的功能模块划分为单独的Chiplet,针对其功能选择最为合适的制程,可以使芯片尺寸最小化,进而提高良率并降低成本。基于Chiplet设计的SoC还可对外采购具备特定功能的裸片(die)以节省自身的开发和验证成本。
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