详解CMOS 噪声容限值

【导读】如果您正在设计高速 PCB 并需要执行串扰检查，首先应明确评估成功的具体标准。从数字器件的 CMOS 噪声容限值入手是个不错的选择，因为这些器件很可能是采用 CMOS 工艺制造的。

在描述高速运行的数字系统时，噪声容限是最重要的参数之一。通常情况下，噪声容限定义了 I/O 引脚上或接口中可接受的噪声水平。在数字电子技术领域，噪声容限是指 I/O 引脚上出现但不会导致接收逻辑状态出错的噪声水平。这个值在时域中经常调用，用于测量比特误码率。

如果您正在设计高速 PCB 并需要执行串扰检查，首先应明确评估成功的具体标准。从数字器件的 CMOS 噪声容限值入手是个不错的选择，因为这些器件很可能是采用 CMOS 工艺制造的。

逻辑系列的噪声容限值

核心电压已降至 1.8V 以下（例如 1.2V、1.0V 和 0.8V），这些器件的噪声容限也随着核心电压的降低而下降。大多数采用 CMOS 工艺制造的常见数字 ASIC 和微控制器都在 LVCMOS 核心电压水平下运行。

噪声容限的应用

例如，下图中的串扰仿真示例显示串扰比率（受害者峰值电压与攻击者峰值电压）为 8.46%。当攻击者的峰值信号水平为 1.8V 时，峰值串扰为 152 mV，略低于此示例接口的噪声容限。

上述问题中的最后一项（即电源轨噪声的 I/O 噪声）较难理解，因为电源轨噪声并不会以 1:1 的比例传输至 I/O 输出。这是由 CMOS 缓冲电路的性质所决定的，其中涉及半导体裸片上的诸多晶体管和无源元件。正因如此，业界开发了兼顾电源影响的 SI 仿真工具，以更精确地分析电源轨噪声对 SI 的影响。目前，I/O 上的噪声必须作为注入电源轨噪声的函数进行测量。这种测量方法较为复杂，无法直接适用于所有 PCB 堆叠。

低于 1.8V 的高速接口

在高速接口中，眼图通常用于评估信号完整性，因为它是在接收器件的 I/O 引脚上测量的。即使在信号电压高达 1.8V 的接口中，噪声容限也不会直接用于评估，而是包含在眼图的另一项评估指标中，即眼图模板或眼开度。眼图模板对信号电平的上升时间和噪声设定了限制，如下图所示。

高级信号完整性仿真器允许用户指定眼图模板，以便根据仿真数据计算比特误码率。这些仿真器可以直接处理 PCB 布局数据，并确定串扰、ISI 和抖动的合理准确估计值。虽然噪声容限是这些仿真的一项输入参数，但无需手动检查眼图中的每条轨迹，即可判断通道的合规性。

如需加快 CMOS 接口噪声容限的分析速度，可以使用 Cadence 的系统分析工具组合评估高速数字系统。新一代 Sigrity X 可以与 Clarity 3D Solver 配合工作，并与 Allegro X PCB Designer 和 Allegro X Advanced Package Designer 工具紧密集成。这一全新特性可以帮助 PCB 和 IC 封装设计师将端到端、multi-fabric 和多电路板系统（从发射端到接收端或从电源到耗电端）相结合，确保 SI/PI 成功签核。

文章来源：Cadence

免责声明：本文为转载文章，转载此文目的在于传递更多信息，版权归原作者所有。本文所用视频、图片、文字如涉及作品版权问题，请联系小编进行处理。

推荐阅读：

晶振圈专业名词解释，你都知道吗？

差分晶振—LVPECL到LVDS的连接

Deepseek背后的伙伴-晶振担当什么角色？

全面掌握LDO稳压器的关键知识点

具备超低的读出噪声、高动态范围，2.71亿超高像素分辨率背照式CMOS图像传感器解决方案