发布时间：2026-08-4 阅读量：28 来源: 发布人: Liv
随着AI超级计算集群加速迈向百万GPU规模，高速互联技术已成为决定定制AI芯片竞争力的核心要素。联发科首席执行官蔡力行在最新财报电话会议中透露，公司400G/448G SerDes（串行器/解串器）核心知识产权开发进展顺利，预计将于2027年下半年完成。这一关键技术的突破，被视为联发科正式获得参与谷歌TPU v10及Meta等头部云服务商下一代AI ASIC订单竞逐的“入场券”，标志着其在AI芯片领域的战略布局进入新阶段。
联发科首款AI ASIC预计将在今年第四季度进入量产阶段，第二款则计划于2028年初推出。公司还将2027年ASIC市场份额目标提升至15%至20%。 分析师指出，400G SerDes采用2nm技术开发。除了今年第三季度推出2nm移动SoC外，联发科的产品线预计还将新增2nm AI ASIC数据中心，进一步扩展其AI芯片布局。
供应链消息人士透露，联发科利用336G SerDes、先进封装技术和台积电的供应链集成能力，已获得一笔谷歌TPU v9重大订单，预计将于2028年初开始量产。 随着下一代TPU v10升级至400G/448G SerDes，如果联发科能按计划完成IP验证，将有机会与博通竞争下一代TPU订单，提升谷歌TPU供应份额，并扩大其AI ASIC客户群。
近年来，Meta积极扩展其AI数据中心，GPU部署数量从数万个扩展到跨区域和数百万个GPU; 普罗米修斯的超级集群超过1GW，而Hyperion预计长期达到5GW。 以600mm机架背板为例，配合200G SerDes，每个计算单元带宽仅为102.4T到115.2T，就像高速公路交通激增但道路未拓宽导致芯片间数据拥堵。
为克服连接瓶颈，Meta与博通合作开发多代MTIA定制AI芯片。 分析师指出，Meta采用了多元化的ASIC战略。如果联发科完成400G SerDes开发并整合CPC、CPO及先进封装能力，2027年后有望进入新设计项目、第二供应源，甚至下一代ASIC子系统。
供应链方面表示，400G SerDes是下一代AI互联最重要的核心知识产权之一。 随着传输频率上升至约112GHz，大多数现有连接器和传输通道在90GHz至100GHz之间开始退化，缩短PCB布线距离，并需要芯片、封装、基板和连接器同步升级，极大增加了高速信号完整性设计的难度。
业内分析师称，联发科的2纳米400G SerDes有助于降低高速DSP和纠错电路的功耗。然而，IP完成后仍需芯片验证、客户采纳和容量分配，预计最早将在2028年至2029年间开始升级
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当摩尔定律逼近物理极限，单纯依赖制程缩放提升芯片性能的路径已触及天花板，全球半导体产业正加速向“架构重构+先进封装”双轮驱动转型。无论是台积电的CoWoS先进封装、通用的Chiplet异构集成，还是华为旨在降低电路时间常数τ的“韬定律”，其底层核心均离不开异构芯粒间的高速互联与总线架构。在这一产业重构的浪潮中，以UCIe为代表的标准化互联协议及成熟的商用IP产品，正成为打通多裸片系统互联互通的关键基础设施，深刻影响着下一代高性能芯片的落地进程。
随着中国半导体市场规模在2025年突破1991亿美元，并预计以8.81%的复合年增长率在2034年攀升至4351亿美元，汽车、智能互联设备及可再生能源等新兴领域正持续释放庞大的产能需求。在这一万亿级市场的扩张进程中，国内供应链的加速本地化以及对先进封装技术的重金投资，正将半导体测试设备与服务推向风口。面对AI芯片、先进封装及下一代半导体研发带来的器件验证与良率挑战，全球连接技术创新者Molex莫仕正凭借其在高速连接领域的深厚积淀，并通过整合收购Smiths Interconnect所获的前沿解决方案，全面扩展其支持中国半导体客户的能力，为日益复杂的芯片生命周期保驾护航。
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