CMOS 电路中ESD 保护结构的设计

1 引言
静电放电（ESD，Electrostatic Discharge）给电子器件环境会带来破坏性的后果。
它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，互补金属氧化物半
导体（CMOS，Complementary Metal-Oxide Semiconductor）的特征尺寸不断缩小，
金属氧化物半导体(MOS, Metal-Oxide Semiconductor)的栅氧厚度越来越薄，MOS 管
能承受的电流和电压也越来越小，因此要进一步优化电路的抗ESD 性能，需要从全芯片
ESD 保护结构的设计来进行考虑。
2 ESD 的测试方法
ESD 模型常见的有三种，人体模型（HBM ，Human Body Model)、充电器件模型
(CDM，Charge Device Model)和机器模型(MM，Machine Mode)，其中以人体模型最
为通行。一般的商用芯片，要求能够通过2kV 静电电压的HBM 检测。对于HBM 放电，
其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。

进入芯片的静电可以通过任意一个引脚放电，测试时，任意两个引脚之间都应该进行放电
测试，每次放电检测都有正负两种极性，所以对I/O 引脚会进行以下六种测试：
2
1） PS 模式：VSS 接地，引脚施加正的ESD 电压，对VSS 放电，其余引脚悬空；
2）NS 模式：VSS 接地，引脚施加负的ESD 电压，对VSS 放电，其余引脚悬空；
3）PD 模式：VDD 接地，引脚施加正的ESD 电压，对VDD 放电，其余引脚悬空；
4）ND 模式：VDD 接地，引脚施加负的ESD 电压，对VDD 放电，其余引脚悬空；
5）引脚对引脚正向模式：引脚施加正的ESD 电压，其余所有I／O 引脚一起接地，VDD 和
VSS 引脚悬空；
6）引脚对引脚反向模式：引脚施加负的ESD 电压，其余所有I／O 引脚一起接地，VDD 和
VSS 引脚悬空。
VDD 引脚只需进行(1)(2)项测试
3 ESD 保护原理
ESD 保护电路的设计目的就是要避免工作电路成为ESD 的放电通路而遭到损害，保证
在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD 电流引入电源线。这个
低阻旁路不但要能吸收ESD 电流，还要能钳位工作电路的电压，防止工作电路由于电压
过载而受损。这条电路通路还需要有很好的工作稳定性，能在ESD 发生时快速响应，而
且还不能对芯片正常工作电路有影响。
4 CMOS 电路ESD 保护结构的设计
根据ESD 的测试方法以及ESD 保护电路的原理可知，在芯片中我们需要建立六种低阻
ESD 电流通路，它们分别是：
1) 引脚焊块（PAD）到 VSS 的低阻放电通路
2) VSS 到PAD 的低阻放电通路
3) PAD 到VDD 的低阻放电通路
4) VDD 到PAD 的低阻放电通路
5) PAD 受到正向ESD 放电时，PAD 到PAD 的通路
6) PAD 受到负向ESD 放电时，PAD 到PAD 的通路
7) VDD 与VSS 之间的电流通路
大部分的ESD 电流来自电路外部，（CMD 模型除外，它是基于已带电的器件通过管脚与地
接触时，发生对地放电引起器件失效而建立的），ESD 保护电路一般设计在PAD 旁，输入
输出（I/O, Input/Output）电路内部。典型的I/O 电路示意图（如图2），它的工作电
路由两部分组成输出驱动（Output Driver）和输入接收器（Input Receiver）. ESD 通
过PAD 导入芯片内部，因此I/O 里所有与PAD 直接相连的器件都需要建立与之平行的
ESD 低阻旁路，将ESD 电流引入电压线，再由电压线分布到芯片各个管脚，降低ESD
的影响。具体到I/O，就是与PAD 相连的输出驱动和输入接收器。根据对ESD 低阻放电
通路的要求，上面六条通路必须保证在ESD 发生时，形成与保护电路并行的低阻通路，
旁路ESD 电流，且能立即有效地钳位保护电路电压。而在这两部分正常工作时，不影响
电路的正常工作。

 PS 模式下PAD, VSS 之间的ESD 低阻旁路
每一个 I/O 引脚电路中都应建立一个PAD 到VSS 的ESD 保护电路常用的ESD 保护器件有电阻、二极管、双极性晶体管、MOS 管、可控硅（SCR）等。
由于MOS 管与CMOS 工艺兼容性好，我们常采用MOS 管构造保护电路。
CMOS 工艺条件下的NMOS 管有一个横向寄生n-p-n(源极-p 型衬底–漏极)晶体管

这个寄生的晶体管开启时能吸收大量的电流。利用这一现象可在较小面积内设计出较高
ESD 耐压值的保护电路，其中最典型的器件结构就是栅极接地NMOS（GGNMOS，Gate
Grounded NMOS）。
在正常工作情况下，NMOS 横向晶体管不会导通。当ESD 发生时，漏极和衬底的耗
尽区将发生雪崩，并伴随着电子空穴对的产生。一部分产生的空穴被源极吸收，其余
的流过衬底。由于衬底电阻Rsub 的存在，使衬底电压提高。当衬底和源之间的PN
结正偏时，电子就从源发射进入衬底。这些电子在源漏之间的电场的作用下，被加速，
产生电子、空穴的碰撞电离，从而形成更多的电子空穴对，使流过n-p-n 晶体管的电
流不断增加，最终使NMOS 晶体管发生二次击穿，此时的击穿不再可逆，则NMOS 管
损坏。

b）展示了这一过程的I-V 特性，其中（Vt1，It1）为衬底和源之间的PN 结正偏，
5
横向晶体管开启时的电压电流，（Vh，Ih）为NMOS 横向晶体管的钳位电压和电流，（Vt2，
It2）是NMOS 横向晶体管发生二次击穿时的电压和电流。NMOS 管正常工作的区域在
Vop 之内。为了防止如噪音等外界影响使NMOS 在正常工作区域触发，Vop 与Vh 之间
需要一个安全区。Vox 是NMOS 管的栅氧击穿电压 .如果ESD 保护器件的电压设计在安
全区与栅氧击穿区之间，电流设计在It2 以内。ESD 保护器件就能在不损伤管子也不影响
工作电路的情况下完成对电路的保护
我们可以通过ESD 钳制电路的HBM 耐压值来推断ESD 钳制电路器件的大概宽度。
如果GGNMOS 可通的最大电流密度是10mA/μm, 则要达到2kv HBM 耐压值 这个
ESD 钳制电路要经受1.33A 的电流（图1），NMOS 的宽度至少是133μm。为了在较小
的面积内画出大尺寸的NMOS 管子，在版图中我们采用常把它画成手指狀(finger-type)，
把NMOS 管中的单一“手指”作为一个单元，然后多次引用这个单元。画版图时应严格
遵循I/O ESD 的设计规则.
为了进一步降低输出驱动上NMOS 在ESD 时两端的电压，可在ESD 保护器件与
GGNMOS 之间加一个电阻(图6)。这个电阻不能影响工作信号，因此不能太大。画版图时
可采用多晶硅（poly）电阻。

在ESD 发生时,不一定每一个NMOS“手指”会一齐导通,这样ESD 保护电路的有效耐压
值就由开始导通的几个NMOS“手指”决定。为了避免这种情况，提高ESD 器件防护能
力可在NMOS 栅极和地之间加一个电阻Rgate

由于栅漏间寄生电容的存在，ESD 瞬态正电压加在PAD 上时，图7 中NMOS 上的栅极也
会耦合一个瞬态正电压，因此NMOS 上的每一个“手指”会一齐导通, 不用到达Vt1 就能进
入寄生横向晶体管骤回崩溃区(snapback region). 栅极电压由Rgate 放电到地. 这个瞬态电压
持续的时间由栅漏寄生电容和栅地电阻组成的RC 时间常数决定。栅地电阻必须足够大,保
证在电路正常工作时这个栅极耦合NMOS 管是关闭的。

只采用初级ESD 保护，在大ESD 电流时，电路内部的管子还是有可能被击穿。如图8
所示，GGNMOS 导通，理想状况下（图8ａ），衬底和金属连线上都没有电阻，吸收大部
分ESD 电流。实际情况是（图8ｂ），GGNMOS 导通，由于ESD 电流很大，衬底和金属
连线上电阻都不能忽略，此时GGNMOS 并不能钳位住输入接收端栅电压，因为让输入接
收端氧化栅的电压达到击穿电压的是GGNMOS 与输入接收端衬底间的IR 压降。为避免这
种情况可在输入接收端附近加一个小尺寸GGNMOS 进行二级ESD 保护（图8c），用它来
钳位输入接收端栅电压。在画版图时，必须注意将 二级ESD 保护电路紧靠输入接收端，
以减小输入接收端与二级ESD 保护电路之间衬底及其连线的电阻。