加速Xilinx FPGAs设计进程并优化PCB layout 设计
科通2012 Cadence & Xilinx Workshop圆满结束

新闻事件：
    *  “科通2012 Cadence & Xilinx Workshop”活动圆满结束
事件影响：
    *  帮助工程师深刻了解FSP和Allegro
    *  节省工程师设计时间
    *  减少PCB设计层数

由科通举办的“科通2012 Cadence & Xilinx Workshop”深圳站、北京站活动已圆满结束。此次活动吸引了众多深圳、北京PCB、FPGA领域设计工程师参与，大家与Cadence原厂技术专家及科通Cadence、Xilinx产线FAE针对“加速Xilinx FPGAs的设计进程并同时优化PCB layout 设计”这一课题进行了深入地探论。

随着集成化程度的提高，印制板设计中FPGA引脚数量越来越多，设计难度越来越大，同时设计者为了成本考虑不想在PCB上加层又不想增加整个设计时间，Cadence FPGA设计平台正是为了应对如此挑战。科通举办此次深圳、北京两地巡回Workshop活动就是为了帮助工程师更深刻地了解FSP和Allegro结合Xilinx平台在短时间内正确无误的完成设计，以便工程师在日后开发设计过程中能节省更多设计时间又可减少PCB设计层数。








此次活动采取Workshop形式，活动现场科通提供了全套操作软件及设备，并向与会者赠发Cadence相关软件的说明书供参考，Cadence、Xilinx 技术专家现场演示与答疑等互动环节也受到了参与工程师的大力追捧，使每位参与活动的工程师更深入地了解及实践Cadence软件的操作特性。

近期，科通集团将推出更多Cadence、Xilinx及其他代理产线活动，相关信息请关注科通集团网站“新闻中心”板块及科通新浪官方微博.