全新高效基带应用处理器架构CEVA-X

图：全新高效基带应用处理器架构CEVA-X

新型CEVA-X使用可扩展的VLIW/SIMD架构、高达128位SIMD、可变流水线长度和支持定点运算和浮点运算。与前一代CEVA-X相比，新型CEVA-X可以提供2倍以上的DSP性能，而功耗却低50%。这种架构还包括专用32位零延迟指令集架构(Instruction Set Architecture, ISA)、32位硬件除法和乘法、动态分支预测和超快上下文转接，以提供现代基带设计要求的高效控制处理。

CEVA-X4 – Multi-RAT PHY控制处理器

CEVA-X4是基于新型CEVA-X DSP架构的首款内核，瞄准 2G/3G/4G/5G基带中multi-RAT多载波P物理层控制处理中最复杂的工作负荷。

Linley Group的高级分析员Mike Demler评论道：“由于业界采用LTE Advanced Pro，并有望达到1Gbps的蜂窝下载速度，因此，目前的调制解调器架构将需要进行全面革新，以满足目前严格的性能和功率限制要求。CEVA利用这种新的基带处理器架构，将其高性能DSP与实时控制能力有效结合，以处理整个基带系统，从而应对这种需求。此外，CEVA-X4利用其先进的特点，如并行处理高达5个载波分量，为客户提供迈向5G的路线图。”

CEVA-X4专为解决新一代调制解调器设计中面临的三个最关键挑战而设计：

高效控制处理：对于多载波聚合来说，L1 PHY控制处理显着增加。例如，并行处理高达5个载波分量和在多个载波上顺序处理多个PHY控制任务，需要新一代Rel-13 LTE Advanced Pro调制解调器。

强大的DSP处理：需要显着提高DSP的性能以支持繁重的LTE工作负荷，包括逐个信道测量、校正和解码，以及其他RAT标准。

先进的系统控制：为了以较低的延时限制方式处理系统中的多个加速器、DSP和共处理器，需要开展复杂的系统调度和数据通信管理。

为了应对这些挑战，CEVA-X4以高效方式组合了一组独特的基带优化特点和功能，这种128位宽 VLIW/SIMD处理器在4个相同的标量处理单元(SPU)中具有8个MAC，并有10段流水线，且采用16nm工艺以1.5GHz运行，从而实现每秒160亿次运算(GOPS)。处理器的高效控制特性包括整数流水线、带有硬件除法和乘法的全面32位RISC ISA及分支目标缓冲器(BTB)，CoreMark / MHz评分为4.0分，比目前智能手机中使用的最成熟内部DSP高60%(每线程)。

对于系统控制来说，CEVA-X4利用创新性的CEVA-Connect™技术协调整个PHY系统，包括DSP、共处理器、加速器、存储器和系统界面，为调制解调器设计提供了一种整体方法。它配备了专用硬件共处理器接口，引入了无需软件干预的自动数据和控制通信管理机制。其存储器子系统支持先进的非阻塞2-way或4-way Cache机制，并具有硬件和软件预取能力。

CEVA无线业务部门副总裁兼总经理Michael Boukaya评论道：“构建现代基带非常复杂，需要一种新的方法来解决系统设计的瓶颈。CEVA-X4帮助授权客户开发最简化多模调制解调器系统架构，以实现DSP和控制处理的完美平衡。CEVA-X4比前一代PHY控制DSP实现了巨大改进，是我们二十多年以来在该行业积累了深厚基带专业技术的体现，确保CEVA-X4能完美满足下一代4G和5G标准的最苛刻要求。”

要了解更多信息，请访问launch.ceva-dsp.com/ceva-x。