发布时间：2020-12-22 阅读量：1251 来源: 我爱方案网 作者: 我爱方案网
可编程驱动DAC输出电压的质量很大程度上取决于基准电压源。它们的输入级由两个并联的差分晶体管组成：PNP级（Q1和Q2）和NPN级（Q3和Q4），根据所施加的共模电压，两组输入对产生不同的失调电压和偏置电流。如果共模电压施加到放大器输入端，与正或负电源电压(VS)相差小于0.7 V，则只会激活两个输入级中的一个。
那么，仅会出现对应于有效级的误差（失调电压和偏置电流）。如果电压升至0.8 V，则两个输入级都将激活。在这种情况下，失调电压可能突然改变，导致所谓的交越失真和非线性。相比之下，具有集成的输入端电荷泵，无需第二个差分对即可覆盖轨到轨输入范围，从而避免了交越失真。其他优势还包括低失调、低偏置电流和低噪声分量。在这类电路中，必须注意负载/电流路径中由LED连线产生的电感。
导线通常为数米长，如果没有提供正确的补偿，可能会导致异常的振荡。此电路中的补偿通过反馈路径实现，它将由分流电阻测量的电流返回到运算放大器的输入。应根据产生的电感调整现有的电阻和电容电路。可通过DAC编程以用于精确照明控制应用的多通道LED驱动器。根据特定需求进行适当调整以避免功能异常。不过，尺寸必须适应应用的要求，以避免由于各种存在的电感（例如线路电感和寄生电感）引起的任何故障。
时钟抖动对ADC性能有什么影响。由于采用ADC和直接RF采样的系统中使用高频率输入信号，因此时钟抖动对系统性能的影响越来越大。固定量的时钟抖动可能不会对具有低频输入的系统性能产生限制。随着ADC输入频率提高，相同固定量的时钟抖动会对系统的信噪比(SNR)产生影响。ADC的SNR定义为信号功率或噪声与输入ADC的总非信号功率的对数比。
在较高频率下对快速上升时间信号进行采样时，具有已知量时钟抖动的ADC采样时刻将产生更大或更模糊的采样电压增量(dV)。这是因为，高频信号的压摆率比低频信号大。
ADC时钟出现固定量的时钟抖动(dt)后，更高频率的输入信号将具有一个更大的采样电压误差dV，此误差与更低频率的输入信号相关联。这会对ADC的动态范围能力产生直接影响。时钟信号有两类抖动会直接影响ADC的性能：随机抖动(RJ)和确定性抖动(DJ)。确定性抖动源自一个可识别的干扰信号，其幅度大小是有界的。它由所有其他无用信号特性产生，这些特性包括串扰、电磁干扰(EMI)辐射、电源噪声以及同步开关等周期性调制。确定性抖动在时钟信号上将表现为杂散信号。这些无用信号还会在ADC产生的数字频谱上表现为杂散信号。
随机抖动的大小没有界，而且是高斯抖动。它可由较不可预测的影响产生，例如温度和小型半导体工艺变化。如果ADC采样时钟上存在足够的随机抖动，则可能提高数据转换器上的噪声频谱密度(NSD)。将每个RJ和DJ均方根的大小(RSS)相加便可以确定全部抖动对ADC采样时钟的影响。
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在任何数字电子系统中，时钟信号都扮演着“心脏起搏器”的角色。
RTC晶振与普通32.768kHz晶振的PCB设计要点基本一致，其核心均在于通过优化布线以降低杂散电容、确保频率精度，并依托合理的布局规划最大限度屏蔽来自板上其他信号源的电磁干扰。
按晶振的功能和实现技术的不同，分为温度补偿晶振（TCXO）、压控晶振（VCXO）、恒温晶振（OCXO）。
为了在性能与功耗之间取得最佳平衡，需要根据具体应用场景，对基准时钟进行相应的分频、倍频或转换处理，从而为各模块提供适宜的时钟信号。此时，分频技术就成为连接晶振基准频率与系统需求的关键，通过数字电路将晶振原始频率按固定比例降低，输出符合要求的低频时钟信号。
RTC芯片是一种专门用于精准计时、掉电续时的专用集成电路，其核心功能是提供精准、稳定的时间信息（包括秒、分、时、日、月、周、年），并能在主电源断电后依靠备用电池继续保持计时，从而确保时间持续不间断。
