发布时间：2021-08-24 阅读量：5873 来源: 我爱方案网 作者: 我爱方案网整理
PCIe4.0产品正在纷纷面世，但是下一代PCIe5.0已经迫不及待地走来，标准规范刚刚完成不到半年的它，已经得到了一批产品和技术的采纳，比如Intel10nmAgilexFPGA，比如CXL、CCIX、Gen-Z高速互连标准。
近日，芯片开发工具和硅片IP大厂新思科技(Synopsys)展示了自己的PCIe5.0CXL、PCIe5.0CCIX方案，这也是PCIe5.0首次公开秀肌肉。
CXL、CCIX都是芯片间的互连协议，用于连接处理器和各种加速器(标量/矢量/矩阵/空间等架构)，并保持低延迟的内存和缓存一致性，都面向异构计算架构。
CXL1.0/1.1、CCIX1.1版本都引入了PCIe5.0，利用其单链路32GT/s高带宽的优势，并原生支持不同的链路带宽。
新思科技最近推出的DesignWareCXLIP方案可采用16nm、10nm、7nm工艺制造，支持16个PCIe链路，包括CXL1.1控制器、硅验证的PCIe5.0控制器、硅验证的32GT/sPHY物理层、RAS、VC验证IP。
DesignWareCCIOX1.1IP方案尚未正式发布，不过从展示来看，其功能已经完备，PCIe5.0已经很好地融入其中。
两套展示方案都基于FPGA和特殊设备，而没有使用真实的芯片，所以还只是功能上的演示，距离实际产品尚还需要一些时日，但这无疑表明，PCIe5.0会比我们想象的来得更快。
在任何数字电子系统中，时钟信号都扮演着“心脏起搏器”的角色。
RTC晶振与普通32.768kHz晶振的PCB设计要点基本一致，其核心均在于通过优化布线以降低杂散电容、确保频率精度，并依托合理的布局规划最大限度屏蔽来自板上其他信号源的电磁干扰。
按晶振的功能和实现技术的不同，分为温度补偿晶振（TCXO）、压控晶振（VCXO）、恒温晶振（OCXO）。
为了在性能与功耗之间取得最佳平衡，需要根据具体应用场景，对基准时钟进行相应的分频、倍频或转换处理，从而为各模块提供适宜的时钟信号。此时，分频技术就成为连接晶振基准频率与系统需求的关键，通过数字电路将晶振原始频率按固定比例降低，输出符合要求的低频时钟信号。
RTC芯片是一种专门用于精准计时、掉电续时的专用集成电路，其核心功能是提供精准、稳定的时间信息（包括秒、分、时、日、月、周、年），并能在主电源断电后依靠备用电池继续保持计时，从而确保时间持续不间断。
