发布时间:2022-03-31 阅读量:1134 来源: 我爱方案网整理 发布人: Aurora
鉴于反馈通路中相移(或者称作延迟)引起的诸多问题,我们一直在追求运算放大器的稳定性。通过上周的讨论我们知道,电容性负载稳定性是一个棘手的问题。如果您才刚刚接触我们的讨论,那么您应该首先阅读前两篇博客文章《振荡原因》和《“驯服”振荡》。
“麻烦制造者”运算放大器开环输出电阻 (Ro),实际并非运算放大器内部的一个电阻器。它是一个依赖于运算放大器内部电路的等效电阻。如果不改变运算放大器,也就不可能改变这种电阻。CL 为负载电容。如果您想驱动某个 CL,您就会受困于 Ro和 CL 形成的极点频率。G=1 时 20MHz 运算放大器的反馈环路内部 1.8MHz 极点频率便会带来问题。请查看图 1。

对于这个问题,有一种常见解决方案—调慢放大器响应速度。想想看,环路具有固定的延迟,其来自 Ro 和 CL。为了适应这种延迟,放大器必须更慢地响应,这样它才不至于超过去,错过希望获得的终值。
减速的一种好办法是,将运算放大器放置在更高的增益中。高增益降低了闭环放大器的带宽。图 2 显示了驱动相同 1nF 负载但增益为 10 的 OPA320,其小步进值的响应性能得到极大提高,但仍然很小。将增益增加到 25 甚至更大,似乎相当好。

但是另一个问题出现了。图 3 增益仍为 10,但增加了 Cc,其将速度又降低了 1位。Cc 过小时,响应看起来更像图 2。Cc 过大时,可能出现问题,其看起来更像图 1。

恰到好处地补偿,可解决“靠近速率”问题——波特图分析。这已经超出一篇博客文章所能讨论的范围了,因此我只能试着给您一些建议。在解决这些问题时,可以借助于您的直觉,但是如果您提高补偿操作的能力水平,那么就需要向波特先生(波特图)请教了。
在任何数字电子系统中,时钟信号都扮演着“心脏起搏器”的角色。
RTC晶振与普通32.768kHz晶振的PCB设计要点基本一致,其核心均在于通过优化布线以降低杂散电容、确保频率精度,并依托合理的布局规划最大限度屏蔽来自板上其他信号源的电磁干扰。
按晶振的功能和实现技术的不同,分为温度补偿晶振(TCXO)、压控晶振(VCXO)、恒温晶振(OCXO)。
为了在性能与功耗之间取得最佳平衡,需要根据具体应用场景,对基准时钟进行相应的分频、倍频或转换处理,从而为各模块提供适宜的时钟信号。此时,分频技术就成为连接晶振基准频率与系统需求的关键,通过数字电路将晶振原始频率按固定比例降低,输出符合要求的低频时钟信号。
RTC芯片是一种专门用于精准计时、掉电续时的专用集成电路,其核心功能是提供精准、稳定的时间信息(包括秒、分、时、日、月、周、年),并能在主电源断电后依靠备用电池继续保持计时,从而确保时间持续不间断。