未来几年将在工业中引入哪些逻辑 CMOS 缩放的新创新？

在imec看来，使用晶圆背面为设备供电是下一个主要的性能提升器。晶圆正面的传统金属层将用于路由信号，而晶圆背面的金属层将用于供电。将电源传输和信号路由分开可以降低电源中的压降（从而提高性能）并减少前端金属路由的拥塞。    

英特尔也宣布，他们将在 2nm 节点上引入这种带有纳米片器件的器件。       

TEM 图像显示了连接到晶圆背面和正面的缩放 FinFET。    

IMEC进一步指出，纳米片和forksheets之外的器件架构是complementary FETs (CFET)，其中 N 和 P 器件使用复杂的集成相互堆叠。imec强调。未来还有几种潜在的 CFET 类型，但他们正处于探索的早期阶段。    

在后端金属化中，IMEC表示，铜双镶嵌集成将让位于高纵横比金属蚀刻以形成低于 20nm 间距的图案线。而IMEC一直专注于将钌用于直接金属蚀刻。为了降低电阻，钌的纵横比将随着气隙的增加而增加，以减少电容的影响。这些更改将确保后端 RC（电阻-电容）扩展路线图在多个节点上继续进行。    

IMEC方面认为，逻辑和内存组件的扩展变得越来越困难。即使由于集成复杂性导致成本继续增加，节点到节点的改进也在减少。在设计方面，有一种趋势是为每个功能（如神经处理、图形、视频等）创建更多特定领域的加速器，并且更加关注硬件-软件协同优化以在系统级别获得更多收益。    

还有一个驱动力来确定特定技术以解决系统瓶颈，例如内存墙（如何以高带宽获取数据，以足够的速度和足够低的功率为逻辑内核供电），电源墙（如何有效地处理电力传输和散热）或数据通信瓶颈（如何确保有线、光子学和无线基础设施能够处理成倍增长的数据流量），而不是依赖现成的通用技术。    

据IMEC所说，在 AMD 的 V-cache 技术等高性能计算空间中有一些示例，其中使用 3D 集成使额外的 SRAM 内存更接近 CPU。另一个例子是使用硅中介层桥接连接 Apple M1 Ultra 片上系统 (SoC) 中的两个 CPU 芯片。    

随着光学 IO 系统中数据带宽的增加，行业还在大力推动利用不同的 3D 和 2.5D 技术共同封装电子和光子 IC，以减少寄生电阻。对于3D 和 2.5D 连接，根据连接密度、成本和复杂性，有多种选择。设备、计量和 EDA 基础设施也需要成熟，以推动标准化并降低成本以实现更广泛的采用。    

IMEC表示，随着光学 IO 支持的数据速率增加，电子 IC 和光子 IC 使用共同封装的光学器件更紧密地集成以减少寄生效应。而他们正在开发新模块，以使共同封装的光学器件成为现实。    

在主动式存储器计划中，IMEC不断提高 IGZO（铟镓锌氧化物）器件的器件性能和可靠性，这将在未来的规模化 DRAM 架构中发挥关键作用。在IMEC的存储计划中，他们将继续为存储应用推动传统的全方位门控3D NAND 闪存扩展路线图。

关于我爱方案网

我爱方案网是一个电子方案开发供应链平台，提供从找方案到研发采购的全链条服务。找方案，上我爱方案网!在方案超市找到合适的方案就可以直接买，没有找到就到快包定制开发。我爱方案网积累了一大批方案商和企业开发资源，能提供标准的模块和核心板以及定制开发服务，按要求交付PCBA、整机产品、软件或IoT系统。更多信息，敬请访问http://www.52solution.com