LPDDR6进程加速：Cadence推出性能达14.4Gbps的完整IP解决方案

【导读】近日，楷登电子（Cadence Design Systems, Inc., NASDAQ: CDNS）宣布其业界领先的LPDDR6/5X内存IP系统解决方案已成功完成流片验证。该集成化子系统通过技术优化，实现了高达14.4Gbps的运行速率，相较上一代LPDDR标准内存接口，性能提升幅度达到50%。此套先进解决方案被视为扩展人工智能（AI）基础架构的关键驱动技术之一。它旨在满足日益增长的新一代AI大语言模型（LLM）、代理型AI（Agent AI）以及众多垂直应用领域对超高内存带宽和容量的迫切需求，以高效支持这些计算密集型工作负载。楷登电子当前已与AI、高性能计算（HPC）及数据中心领域的多家头部客户展开紧密合作，共同推进该技术的应用落地。

Cadence LPDDR6/5X system solution example

这套严格遵循JEDEC LPDDR6/5X标准的IP系统，集成了创新的PHY（物理层）架构与高性能控制器。其核心设计目标在于显著优化功耗、性能与芯片面积（PPA）三项关键指标。系统同时兼容LPDDR6与LPDDR5X DRAM协议，为不同应用场景提供了更强的设计灵活性。尤为值得一提的是，该解决方案深度融合了楷登自研的Chiplet框架技术。这一特性使其能够原生支持传统单片式系统级芯片（SoC）及新兴的多芯片系统架构，从而有效助力客户实现高效可靠的异构Chiplet集成。采用此Chiplet框架的前代LPDDR解决方案已于2024年成功流片验证。

楷登电子高级副总裁兼芯片解决方案事业部总经理Boyd Phelps指出：“数据中心的演进路径已经从早期的高性能计算虚拟化，发展到如今大规模AI训练与推理的爆发性需求，这直接推动了AI基础架构的大规模建设热潮。在这一进程中，如何通过先进的内存接口技术实现数据的高效移动成为关键挑战。LPDDR6凭借其卓越的速度、带宽、功耗效率与容量优势，已成为赋能加速计算的关键推动力，特别是在高效执行AI推理工作负载方面不可或缺。此次流片成功再次巩固了楷登在内存IP领域的领导地位，我们率先以集成子系统形式交付了优化针对客户应用的LPDDR6解决方案，展现行业开创性。”

该内存IP系统解决方案包含完整且相互协同的控制器与PHY。其构建于一套全新的高性能、可扩展且适应能力强的核心架构之上，这一架构的可靠性已在楷登电子的DDR5（12.8Gbps）、LPDDR5X（10.7Gbps）以及GDDR7（36Gbps）等成熟且市场领先的产品线中得到充分验证。作为楷登LPDDR6产品线的首发之作，它不仅全面支持LPDDR6标准，也向下兼容LPDDR5X标准，包括最新的LPDDR5X CAMM2 (Compression Attached Memory Module) 封装形式。

此套先进的LPDDR6/5X内存IP解决方案面向的应用市场极其广泛，涵盖AI加速芯片、移动设备、消费电子、企业级HPC及云数据中心。它能为终端产品设计提供前所未有的灵活性，帮助客户精准达成不同的性能目标、容量配置和成本控制需求，并确保解决方案具备长久的产品生命周期支持。其PHY组件可根据客户的特定封装要求（如凸点间距、高度）和系统拓扑结构进行深度定制，并可提供经过硅验证、设计规则清洁的“插入式”硬核（Hard Macro）形态，这将极大加速客户的集成过程，确保集成可靠性，并显著缩短产品的上市时间（Time-to-Market）。

LPDDR6/5X控制器具备完整且前沿的功能集，严格符合行业标准规范，例如提供了对Arm® AMBA® AXI总线协议的原生高效支持。控制器以寄存器传输级（RTL）软核形式交付，这赋予了客户在功能定制化、功耗精细管理、面积优化以及性能调优方面更大的自主空间和灵活性。

为助力客户加速设计并确保系统兼容性，楷登同时提供与其LPDDR6解决方案配套的LPDDR6内存模型。该模型使设计工程师能够在芯片设计早期阶段即执行全面的系统级验证，确保其SoC设计与最新的JEDEC接口标准无缝兼容，从而显著降低技术采用门槛并缩短开发周期。此内存模型包含完备的协议检查规则集、功能覆盖点以及结构化的验证计划。

全新问世的LPDDR6/5X IP是楷登电子旗下全面且成熟的内存IP系统解决方案家族的最新成员，该家族还包括广泛应用的DDR系列、高性能的GDDR系列以及超高带宽的HBM系列产品。楷登的尖端内存IP均依托于公司领先的模拟/混合信号设计工具平台进行设计与优化。尤为重要的是，当该解决方案与楷登基于UCIe™（Universal Chiplet Interconnect Express）标准的Chiplet框架结合使用时，能够与其他先进的内存及接口IP（如HBM、GDDR、PCIe、CXL等）协同工作，为客户提供一个经过全面优化、可快速实现异构集成的Chiplet系统级解决方案。