消息称英特尔携手力积电等将展示 9 层 DRAM 堆叠，压制 AI 内存功耗

我爱方案网5月22日消息，集邦咨询今天发布博文，基于泄露的 VLSI 2026 会议摘要，力积电（PSMC）将联合英特尔、SAIMEMORY（软银旗下）展示 Via-in-One TSV 架构，主打更高带宽和更低数据传输功耗。

报道指出英特尔正携手软银旗下的 SAIMEMORY，推进 Z-Angle Memory（ZAM）合作，而最新消息称力积电 PSMC 已加入阵容。IT之家附上相关截图如下：

Intel 与 SAIMEMORY 高带宽 3D 内存示意图

根据泄露的 VLSI 2026 会议预发布摘要，三方将同台公布一种新型 3D DRAM 堆叠方案 Via-in-One TSV。

根据摘要内容，该架构可在定制 DRAM 晶圆堆叠中，把数据传输带宽做到约 0.25 Tb/s/mm2，同时把数据传输功耗控制在 0.35 W/mm2 以下。

对需要频繁读写显存的 AI 训练、推理和高性能计算来说，带宽和功耗往往相互拉扯，因此这组指标如果最终落地，意味着单位面积内能传更多数据，同时少耗电、少发热。

从工艺看，三方还将介绍一种 multi-wafer via-last（多晶圆后通孔）流程，用于实现 fusion-bonded wafer integration（融合键合晶圆集成）。

这一设计可把数据移动能耗降到 0.7 pJ / bit 以下。每层堆叠内存采用约 3 μm 的超薄硅基底，以降低 TSV 电阻；同时引入约 10 × 85 μm2 的 oxide-trench TSV（氧化物沟槽 TSV），间距为 20 μm，相当于每层约 1.37 万个 TSV，以提升高速传输时的信号完整性。

为了提高互连质量，联合团队据称选用了 O 型设计，其接触电阻比 C 型方案低约 40%。摘要还提到，完整 9 层 DRAM 堆叠已完成功能验证，工作电压范围在 0.95V 到 1.2V 之间，并通过了可靠性测试。