适配华为逻辑折叠"韬（τ）定律"，北京大学团队研发适配真3D EDA工具原型验证成效！

华为近日发布以逻辑折叠（Logic Folding）技术为核心、被命名为"韬（τ）定律"的芯片设计新理念，突破传统二维平面布局限制，将标准单元进行三维堆叠重构。

与传统的die-to-die堆叠不同，逻辑折叠并非将粗粒度的模块拆分到多块芯粒进行堆叠，而是在设计阶段就把同一模块内部的逻辑，细化到标准单元级，分布到垂直堆叠的多层晶圆上，通过微米/亚微米级face-to-face混合键合在垂直方向直接打通关键路径。

这一设计范式对EDA工具提出了新的要求。传统的2D设计流程，乃至现行的“赝3D” （pseudo-3D）设计流程，即综合后每个模块被一次性“钉死”到某一片die，再用2D EDA工具逐片实现，都已不足以发挥其潜力。要真正承载逻辑折叠，物理设计实现必须在完整的三维空间中搜索，模块内划分、跨die互连与垂直热路径优化应在同一个优化框架下协同求解。这正是“真3D”（true-3D）EDA工具的核心要义。

围绕逻辑折叠所需的“真3D”能力，北京大学团队构建了相关物理实现EDA工具原型，覆盖布局规划和布局两个阶段，并通过GPU加速支持千万级实例规模。在技术层面，该工具将跨die线长、混合键合端子数量与垂直热路径纳入统一的可微优化框架，使标准单元能够在三维空间中协同放置，而不是被预先固定到某一片die；混合键合端子用量作为优化变量自动决策，可在线长与跨die连接开销之间取得平衡。

团队的工具已在开源工业级设计上完成系统验证，实例规模从约100万覆盖到约2470万。相比当前最具代表性的赝3D设计流程，物理实现指标方面取得了平均约30%的线长缩减、约6%的WNS改善与约12%的TNS改善；热感知方面，启用联合优化后峰值温度平均下降3%以上，线长几乎无损。以上结果的算法细节与完整结果将于近期发表。

在EDA方面，团队已经研发了真3D时序分析引擎、布局规划引擎、布局引擎等。面向逻辑折叠及更广义的3D-IC设计需求，团队未来将扩展至多die堆叠及复杂3D集成场景，研究异构工艺节点下的真3D设计方法学，建立快速PPA评估与协同优化能力。