英特尔 HLFF 封装蓝图：240mm 超大尺寸重塑 AI 算力底座

英特尔正通过研发代号“超大型外形尺寸封装”（HLFF）的前沿技术，试图打破传统光刻掩膜的物理边界，将处理器封装尺寸推至 240 毫米 × 240 毫米的惊人规模。这一相当于标准光刻掩膜 24 倍的庞大封装平台，旨在为未来的 AI 加速器与高性能计算设备提供一个能够集成海量专用芯粒与高带宽内存的超级底座。尽管该技术尚未推出成熟的商用产品，但英特尔已在新墨西哥州的先进封装工厂完成了多轮关键验证，证实通过全新的材料、组装工艺及供电散热架构，制造这种超大规模芯片封装的核心技术瓶颈均可被逐一攻克。

技术研发核心参数表

大型芯粒系统逐步替代单裸片处理器

现代处理器设计正逐步摒弃单一大尺寸硅片方案，转而整合多块小型独立裸片。

各类芯粒可分工承载不同运算任务，包含通用计算、图形渲染、AI 加速、内存控制、高速网络互联等功能；先进封装技术将所有芯粒互连，使其协同组成一套完整计算系统。

该模块化方案大幅提升制造灵活性：每颗芯粒可选用适配自身算力需求的专属制程工艺；同时降低生产报废率 —— 相比超大单片裸片，小型裸片良率更容易保障。

但封装尺寸与互连密度提升也带来全新技术限制：芯粒数量增加后，数据传输路径变长、供电设计难度陡增，且超大封装在量产过程中极易出现各类缺陷。

英特尔通过 EMIB 硅桥与 Foveros 三维堆叠技术破解上述瓶颈：EMIB 实现芯粒间高密度平面互连，Foveros 则支持裸片垂直堆叠。

英特尔目标打造远超现有规格的超大封装

英特尔超大型外形尺寸封装研发计划，旨在将封装面积大幅拓展至现有处理器封装之上。

里奥兰乔工厂当前已完成约 8 倍标准掩膜面积的封装验证；英特尔预计 2028 年前实现 12 倍掩膜面积封装落地，远期研发将冲击 24 倍掩膜尺寸规格。

24 倍掩膜规格的封装单边尺寸约 240 毫米，整体外形更接近小型印刷电路板，而非传统处理器芯片。

这类超大封装主要面向需要集成海量计算芯粒与内存芯粒的算力设备，AI 加速器是核心落地场景 —— 该类设备要求在同一封装内集成海量算力单元与高带宽内存。

芯粒互联带宽需实现跨越式提升

超大封装内部芯粒间高速数据传输是核心技术难点。

英特尔 EMIB-T 硅桥采用线宽小于 2 微米的金属布线层；企业目标实现单通道 64Gbps 的芯粒 - 芯粒、芯粒 - 内存互联速率。

封装对外引出的外部互联接口性能要求更高，英特尔正在评估封装集成铜线与光电互联方案，目标带宽最高可达 448Gbps。

短距离互联场景铜线方案性价比更优，长距离数据传输场景则光电互联能效更佳。

互联带宽指标表

只有实现高带宽互联，多颗计算芯粒协同运算时才不会出现数据延迟，叠加多芯粒架构才有实际性能增益。

超大封装供电设计面临严峻挑战

传统处理器封装一般从封装边缘引脚供电。

封装尺寸放大后，该方案能效大幅衰减：位于封装中心区域的芯片距离外部供电引脚更远，线路阻抗上升，电压稳定性难以维持。

英特尔提出解决方案：在封装基板内部、处理器裸片正下方集成硅基电容。单块标准掩膜对应区域可提供最高 1 毫法的本地储能电容。

企业同时研究封装内置 / 板载电压调节器，将调压元件贴近芯粒摆放，功率负载波动时供电响应速度更快。

这项供电创新至关重要：未来超大型外形尺寸封装整机功耗可达 15～25 千瓦，远高于消费级常规处理器功耗水平。

冗余互连通道提升封装量产良率

单一封装集成大量芯粒与互连线路，缺陷发生概率同步上升。

英特尔方案：在工作互连通道旁增设备用数据传输通道。量产阶段若某一通道失效，备用通道可直接顶替工作。

官方数据：64 通道互连组增设 3～4 条备用通道后，互连线束良率可从约 97% 提升至 99% 以上。

看似微小的良率提升具备极高商业价值 —— 单一大封装包含多组互连线束与昂贵计算裸片，若无冗余设计，单条通道故障就会导致整颗高价封装直接报废。

封装翘曲变形是关键物理难题

不同封装材料热胀冷缩系数存在差异，超大封装极易出现弯曲翘曲。

英特尔仿真测算结果：无加固结构的独立超大型封装，常温下翘曲变形量最高可达 7 毫米。该变形量会破坏电气互连通路，同时导致散热模组无法与芯片表面紧密贴合。

整套改良方案包含三点：加厚刚性加固环、采用低膨胀系数玻璃基板、搭配多规格焊球的复合焊接工艺。

同时英特尔设计散热结构工作时可施加超 4500 牛的压紧力，强制维持封装平面度。

玻璃基板是核心改良材料，相比传统有机基板，尺寸稳定性优势显著。

散热系统需划分独立温控热区

整机功耗最高 25 千瓦的超大封装，无法依靠传统简易散热器完成散热。

英特尔提出模块化分区散热架构：将封装划分为独立散热单元，每个单元配备专属温度传感器与温控模块，可针对性向高发热区域分配散热功率。

单个散热模块散热能力超 5 千瓦，多模块组合覆盖整颗超大封装。

该架构灵活性优于整片冷板全覆盖方案，可针对性消除计算、内存芯粒产生的局部热点。

英特尔攻克超大封装底部填充成型难题

塑封结构用于保护芯粒与底层互连线路；底部填充胶会流入裸片与基板间微小缝隙，固化后实现结构加固。

封装尺寸扩大后，底部填充胶流动距离大幅增加：流动路径变长会提升流体阻力，空气难以完全排出，残留气泡会形成空洞，严重影响封装长期可靠性。

现有工艺基准：部分 EMIB 封装底部填充流动距离约 43 毫米，传统常规封装仅 22 毫米；而超大型外形尺寸封装对填充覆盖范围要求远高于现有标准。

英特尔通过三项协同改进彻底解决该痛点：

1. 研发低粘度底部填充胶，长距离流动后仍保持可靠机械强度；

2. 改变单点边缘注胶模式，采用多点同步注胶，缩短胶体流动行程；

3. 优化固化工艺，胶体完全硬化前让内部残留气泡自行坍缩消除。

早期试验封装实现无空洞成型

英特尔已完成面积超 5 倍标准掩膜的 EMIB 封装验证。

该测试封装搭载 18 颗裸片，预留 12 组高带宽内存堆叠位，底部填充胶流动距离达 40 毫米，成型后无任何空洞缺陷。

一款拼接式 EMIB 封装面积达 7 倍标准掩膜，同样实现零空洞塑封效果。

在 Foveros 三维堆叠封装测试中，2 倍、4 倍标准掩膜规格样品均达成无空洞成型；其中 2 倍掩膜规格样品已完成全套可靠性测试。

上述试验证明英特尔具备大尺寸实验封装制造能力，但现阶段仍需扩大产线规模、实现商用级良率稳定产出。

英特尔计划持续迭代封装尺寸，突破 7 倍掩膜规格，短期目标落地 12 倍掩膜面积产品；远期依托面板级封装技术，实现封装面积超标准掩膜 50 倍。

里奥兰乔先进封装工厂将作为该技术研发核心载体，英特尔将此地定位为美国本土先进封装、超大芯粒算力系统研发核心基地。